Questa CDC
Die branchenweit umfassendste und benutzerfreundlichste Lösung zur Verifizierung Clock-Domain Crossing.
Questa CDC von Siemens identifiziert Fehler mit Hilfe von Strukturanalysen zur Erkennung von Taktdomänen, Synchronisierern und Strukturen mit geringer Leistung über das Unified Power Format (UPF).
Questa CDC Verification generiert Assertions für die Protokollverifikation zusammen mit Metastabilitätsmodellen für die Rekonvergenzverifikation.
Warum Questa CDC?
HOCHLEISTUNGSANALYSE
Questa CDC-Lösungen generieren und analysieren automatisch Assertions, die nur Ihre RTL-Datei (und UPF-Power-Intent-Datei) verwenden, um Clock-Domain-Crossing (CDC)-Probleme schnell zu identifizieren.
AUTOMATISCHE ASSERTION-GENERIERUNG UND -ANALYSE
Questa CDC-Lösungen generieren und analysieren automatisch Assertions, die lediglich Ihre RTL- und UPF-Power-Intent-Datei verwenden, um chipschädigende Clock-Domain-Crossing (CDC)-Probleme schnell zu identifizieren.
BRANCHENFÜHRENDE SKALIERBARKEIT UND QOR
Bei der Analyse von Designs mit Milliarden von Gattern ist die Minimierung des "Rauschens" entscheidend. Die umfassende, hierarchische, formal-basierte Analyse von Questa CDC durchsucht die DUT-Elemente mit hohem Durchsatz, minimiert falsche Fehlermeldungen und bietet gleichzeitig eine branchenführende Skalierbarkeit und hohe Qualität der Ergebnisse, während sie die Wiederverwendung von CDC IP ermöglicht.
EINFACHE EINRICHTUNG UND NUTZUNG
Questa CDC unterstützt das SDC-Format (Synthesis Design Constraints) für Takt- und Port-Domain-Einstellungen und enthält eine TCL-Skripting-Umgebung mit leistungsstarken Kontroll- und Berichtsfunktionen. Questa CDC identifiziert automatisch die Taktquellen und Taktverteilungsstrategie und minimiert so die Einrichtungszeit
Whitepaper
In diesem Beitrag stellen wir einen Algorithmus vor, der CDC-Verletzungen als Teil der Zielfunktion für die Optimierung der sequentiellen Taktsteuerung behandelt. Mit dem vorgeschlagenen Algorithmus haben wir eine durchschnittliche sequenzielle Leistungseinsparung von 22% erzielt - dies liegt innerhalb von 3% der Leistungseinsparung, die durch das sequenzielle Clock Gating ohne Berücksichtigung der Clock Domains, erzielt wird.
WENN GUTE CLOCKS ZU SCHLECHTEN WERDEN
Entwickler verwenden zunehmend fortschrittliche Multi-Clocking-Architekturen, um die Anforderungen an hohe Leistung und geringen Stromverbrauch ihrer Chips zu erfüllen. Eine RTL- oder Gate-Level-Simulation eines Designs mit mehreren Taktdomänen erfasst das Timing der Datenübertragung zwischen den Taktdomänen nicht genau. Infolgedessen kann die Simulation das Verhalten des Siliziums nicht genau vorhersagen, und kritische Fehler können dem Verifizierungsprozess entgehen.
Questa CDC-Lösungen generieren und analysieren automatisch Assertions, die nur Ihre RTL-Datei (und UPF Power Intent-Datei) verwenden, um Chip-killende Clock Domain Crossing (CDC)-Probleme schnell zu identifizieren. Die Ergebnisse können auch über UCDB an die Master-Verifikationsfortschrittsdatenbank übermittelt werden. Es sind keine Kenntnisse von formalen oder Eigenschaftsspezifikationssprachen erforderlich.
Die Lösung: Questa CDC Verification
Questa CDC-Lösungen identifizieren Fehler, die mit dem Datenübergang zwischen Taktdomänen zu tun haben Dies geschieht durch strukturelle Analyse und Erkennung von Taktdomänen, Synchronisierern und Low-Power-Strukturen (über UPF) sowie durch die Generierung von Metastabilitätsmodellen für die Rekonvergenzverifikation. Die Technologie prüft alle potenziellen Fehlermodi und zeigt dem Benutzer vertraute schematische Darstellungen und Wellenformen an. Darüber hinaus kann diese Technologie in Verbindung mit der Simulation dazu verwendet werden, Metastabilität in die funktionale Simulation zu injizieren, um zu überprüfen, ob der Prüfling asynchrone Taktsignale korrekt verarbeitet.
Whitepaper
Die Verifikationslösungen von Siemens für FPGA bieten ein komplettes Set von Tools, die für alle FPGA-Familien und Entwicklungsplattformen geeignet sind. In dieser Präsentation werden UVM, Formal, Design Solutions, QVIP, Visualizer und Verification Run Manager behandelt.
Produkte für FPGA Design und Verification
Questa Base
Entdecken Sie den Simulator der nächsten Generation, der auf der bewährten QuestaSim-Engine basiert. Erleben Sie die erweiterten Möglichkeiten von Questa Base, der idealen Lösung für...
Questa AutoCheck
Questa AutoCheck ist eine vollautomatische App zur formalen Fehlersuche. Es hilft Ihnen, Fehler aufgrund von häufigen RTL-Codierungsfehlern frühzeitig in Ihrem Design zu finden.
Questa CDC
Questa CDC von Siemens identifiziert Fehler mithilfe einer Strukturanalyse, um Taktdomänen, Synchronisierer und Strukturen mit geringem Stromverbrauch zu erkennen.
HDL Designer
HDL Designer bietet eine umfassende HDL-Entwurfsumgebung, die einen strukturierten FPGA/ASIC Design Flow gewährleistet.
Questa Advanced Simulator
Der Questa Advanced Simulator ist ein Simulator und eine Debug-Engine, die das Risiko bei der Validierung Ihrer komplexen FPGA- und SoC-Designs reduziert.
Questa Verification IP
Questa Verification IP befreit Ingenieure von der Zeit, die sie für die Entwicklung von BFMs, Verifikationskomponenten oder VIPs aufwenden müssen, um sich auf die wichtigsten...
Find out more about lorem ipsium
Sie wünschen mehr Informationen über Questa CDC?
Kontaktieren Sie uns und wir beantworten Ihre Fragen so schnell wie möglich.